- IBMは、新しい「ナノスタック」アーキテクチャを用いた、1ナノメートル未満の初のチップ技術を発表しました。
- このブレークスルーは、増大する計算需要に対応する方法を模索するチップメーカーやAIインフラ事業者にとって重要です。
- 量産までにはまだ5年かかり、IBMは製造パートナーを名付けていません。
市場はまだ開場していないが、投資家はすでにIBM（NYSE: IBM）の株式取引に殺到している。このテック巨人が、1ナノメートルの技術的障壁を下回る初のチップ技術であると称するものを発表したからだ。
このニュースにより、IBMの株価は前場中にほぼ 4%上昇上昇した。これは年初来約11%下落していた同社株式にとって、必要な活力注入となった。
また、これは IBMにとって 大きな成果である。半導体レースは、トランジスタを縮小する伝統的な手法が言わば壁にぶつかる中、ムーアの法則のレーンへと移行しているからだ。
同社によると、新しいチップは2021年の2ナノメートルプロトタイプで達成したトランジスタ密度を2倍にし、爪の大きさの0.7ナノメートルノード（または7オングストローム）に約1000億個のトランジスタを搭載している。IBMはまた、2026年のチップが、計算性能で最大50%、エネルギー効率で70%向上すると見込んでいる。
IBMのサブ1ナノメートルチップがなぜ重要なのか？
混乱を解くために、IBMの0.7ナノメートルノードはチップの物理的な寸法を指すものではない。実際、ノード名が実際の測定値に対応することは数十年も前には止まっていた。IBMが主張するのは、新しいチップがその規模の理論上のチップが果たせることを実行できるということだ。
IBMは、サブ1ナノメートルの障壁をスケールアップするために使用した基盤として、「ナノスタック」トランジスタ配置を導入した。トランジスタを単一の水平面に配置するのではなく、この設計ではトランジスタを2枚の接合されたシリコンウェハー上に段違いパターンで垂直に積み重ねている。
MIT Technology Reviewの解説によれば、各トランジスタは厚さ約15原子のシリコンシート3枚を使用し、それらの間に9ナノメートルの間隔を空けて配置されている。
イルミナ・ウーバ・シャンペーン校の材料科学教授であるQing Cao氏は、IBMがフル生産グレードのウェハー上で積み重ね型トランジスタを実演した反応に対して、「変革的（transformative）」という言葉を使った。
Cao氏はまた、Intel、Samsung、 台積電ベルギーの研究ラボImecのいずれも、IBMが試す前に段違い配置に辿り着いていなかったと指摘した。特筆すべきは、このスタックでは、上層が下層の真上に位置するものよりも、配線を通す方が容易であるということだ。
IBMはいつ新しいチップの販売を開始するのか？
IBMはファウンドリパートナーにプロセス技術をライセンス供与している。同社は商業用チップを直接製造したり販売したりすることはない。
同社は記者団に対し、生産は5年以内に開始可能であり、適切な市場普及までさらに5年かかると語った。Bu氏は記者会見で、「10年以内には、これが私たちが発明し、業界の変革を支援したもう一つの主流技術になるだろう」と述べた。
IBMの発表には、新しいサブ1ナノメートルプロセスの製造パートナーは含まれていなかった。ただし、日本Rapidusは現在、同社の2ナノメートル技術のスケールアップにおけるパートナーである。
多くの業界プレイヤーは、この古い2ナノメートルのナノシートアーキテクチャで稼働している。IBMの半導体R&D部門副社長であるHuiming Bu氏によると、TSMC、Samsung、Intelのすべてが、現在の次世代チップの世代においてナノシートベースの設計を使用している。
AI需要がチップ密度の最大化に圧力をかけている
IBMの発表は、AIワークロードが既存のチップアーキテクチャを限界まで押し上げていることに対する、論理的な技術的次のステップとして位置づけられている。同社の 研究ブログによると、7オングストロームプロセスで構築されたAIアクセラレータは、現在のアクセラレータが達成するものの約7倍のパフォーマンスを提供できる可能性がある。
IBMはまた、ナノスタック設計によりSRAMのスケールアップが40%改善されたことも報告した。この結果はVLSI 2026シンポジウムで発表された。SRAMはAI推論に依存する高速オンチップメモリであり、そのスケールアップは最近のチップ世代で停滞していた。
IBMリサーチディレクターのJay Gambetta氏は、3ナノメートルと2ナノメートルの世代間で生じたギャップは、SRAM密度において一桁のパーセント改善しか生じなかったと述べた。
分析会社TechInsightsの副議長であるDan Hutcheson氏は、 MIT Technology Review に対し、ナノスタックアプローチは「トランジスタのスケールアップを継続するためのロードマップに、さらに10〜15年を追加する」と語った。
課題は残っている。Cao氏は、層を積み重ねると製造欠陥が複合化すると指摘した。いずれの層にも欠陥があれば、チップ全体が失われる。熱管理も別の制約であり、上層を製造する際に下部の接続を損なわないようにする必要がある。IBMは低温処理のための自社の手法を機密保持している。
投資家は、ライセンスに関する議論の兆候を示すIBMの次の決算電話会議を注視するだろう。
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よくある質問
IBMのナノスタック・チップ・アーキテクチャとは何ですか？
ナノスタックは、2枚の結合されたシリコンウェーハ上にトランジスタを垂直に積み重ねて段違い配置する3次元トランジスタ設計で、2021年のIBMの2ナノメートルチップと比較してトランジスタ密度を2倍にします。IBMはこの設計により、最大50%の性能向上または70%のエネルギー効率向上を実現できると見込んでいます。
IBMのサブ-1ナノメートルチップはいつ利用可能になりますか？
IBMの半導体研究開発リーダーによる記者会見での発言によると、商業生産は5年以内に開始される可能性があり、普及は10年以内に見込まれます。
IBMはこれらのチップを自社で製造していますか？
いいえ。IBMはチップ技術をファウンドリパートナーにライセンスする研究機関です。その以前のナノシートアーキテクチャはTSMC、サムスン、インテルによって採用されましたが、IBMはまだサブ1ナノメートルプロセスの製造パートナーを発表していません。
ハンナ・コリーモア
Hannahは、暗号通貨分野でほぼ10年にわたるブログ執筆およびイベントレポートの経験を持つライター兼編集者です。Cryptopolitanでは、ニュースページに寄稿し、DeFi、RWA（実世界資産）、暗号通貨規制、AI、フロンティアテック業界の最新の動向を報告・分析しています。アーケディア大学でビジネス経営の学位を取得しています。
