- IBM이 새로운 '나노스택' 아키텍처를 활용하여 1나노미터 미만 차원의 첫 칩 기술을 발표했습니다.
- 이 혁신은 증가하는 컴퓨팅 수요에 대응할 방법을 모색 중인 칩 제조사와 AI 인프라 운영자에게 중요합니다.
- 생산까지는 아직 5년이 더 필요하며, IBM은 제조 파트너를 공개하지 않았습니다.
시장이 아직 개장하지 않았지만, 투자자들은 이미 기술 거대 기업인 IBM(NYSE: IBM)이 1나노미터 기술 장벽을 돌파한 최초의 칩 기술이라고 주장하는 내용을 공개함에 따라 IBM 주식을 매수하기 위해 줄을 서고 있습니다.
이 소식은 IBM 주식을 장전 거래에서 거의 프리마켓 거래에서 4% 상승올려주었습니다. 이는 연초 대비 약 11% 하락한 주가에 필요한 활력소가 되었습니다.
또한 이는 IBM에게 큰 성과이며 트랜지스터를 축소하는 전통적인 방식이 한계에 부딪힘에 따라 무어의 법칙 차선으로 반도체 경쟁이 전환되고 있기 때문입니다.
회사에 따르면새로운 칩은 2021년 프로토타입의 2나노미터에서 달성한 트랜지스터 밀도를 두 배로 높였으며, 손톱 크기의 0.7나노미터 노드(또는 7 옹스트롬)에 약 1000억 개의 트랜지스터를 탑재했습니다. IBM은 또한 2026년 칩이 이전 설계 대비 컴퓨팅 성능은 최대 50%, 에너지 효율성은 70% 향상될 것으로 전망합니다.
왜 IBM의 sub-1 나노미터 칩이 중요한가?
혼란을 해소하기 위해, IBM의 0.7나노미터 노드는 칩의 물리적 치수를 지칭하는 것이 아닙니다. 사실 노드 명칭은 수십 년 전부터 실제 측정값과 일치하지 않게 되었습니다. IBM이 주장하는 바는 새로운 칩이 해당 규모의 이론적 칩이 수행할 수 있는 작업을 수행할 수 있다는 것입니다.
IBM은 1나노미터 미만 장벽을 돌파하기 위한 도약대로 “나노스택” 트랜지스터 레이아웃을 도입했습니다. 트랜지스터를 단일 수평 평면에 배열하는 대신, 이 설계는 계단식 패턴으로 두 개의 결합된 실리콘 웨이퍼에 수직으로 적층합니다.
MIT 테크놀로지 리뷰가 설명한 바에 따르면, 각 트랜지스터는 약 15개 원자 두께의 실리콘 시트 3개를 사용하며, 시트 간 간격은 9나노미터입니다.
일리노이 대학교 어배너-섐페인 캠퍼스의 재료 과학 교수인 칭 카오는 IBM이 풀 생산 등급 웨이퍼 위에 적층된 트랜지스터를 시연한 방식에 대해 “변혁적”이라는 단어를 사용했습니다.
카오는 인텔, 삼성, TSMC벨기에 연구소 IMEC가 IBM이 시도하기 전에 계단식 배열을 채택하지 않았다고 지적했습니다. 특히 이 적층 구조는 상부 레이어가 하부 레이어 바로 위에 있는 구조보다 배선을 통과시키는 것이 더 쉽습니다.
IBM은 언제 새로운 칩을 판매하기 시작할 것인가?
IBM은 파운드리 파트너에게 공정 기술을 라이선스합니다. IBM은 상업용 칩을 직접 제조하거나 판매하지 않습니다.
회사는 보도진에게 생산은 5년 이내에 시작될 수 있으며, 시장이 본격적으로 확산되기 위해서는 또 다른 5년이 필요할 것이라고 밝혔습니다. “10년 이내에 이것은 우리가 발명하고 산업의 변화를 이끈 또 다른 주류가 될 것입니다,”라고 부(Huiming Bu)는 기자회견에서 말했습니다.
IBM의 발표에는 새로운 1나노미터 미만 공정의 제조 파트너가 포함되지 않았지만, 일본 레이피두스(Rapidus)는 현재 2나노미터 기술 확장 분야에서 IBM의 파트너입니다.
많은 업계 참여자들이 구식인 2나노미터 나노시트 아키텍처를 사용하고 있습니다. IBM 반도체 R&D 부문 부사장인 후밍 부에 따르면, TSMC, 삼성, 인텔 모두 현재 및 향후 칩 세대에 나노시트 기반 설계를 사용하고 있습니다.
AI 수요가 칩 밀도 극대화에 압박을 가하고 있다
IBM의 발표는 AI 워크로드가 기존 칩 아키텍처의 한계에 도달함에 따라 기술적 진보의 논리적 단계로 제시되고 있습니다. 회사의 연구 블로그에 따르면 7옹스트롬 공정으로 구축된 AI 가속기는 현재 가속기가 달성하는 것의 약 7배를 제공할 수 있습니다.
IBM은 또한 나노스택 설계로 SRAM 스케일링이 40% 개선되었다고 보고했으며, 이 결과는 VLSI 2026 심포지엄에서 발표되었습니다. SRAM은 AI 추론에 의존하는 고속 온칩 메모리이며, 최근 칩 세대에서는 스케일링이 정체되었습니다.
IBM 리서치 디렉터인 제이 감베타는 3나노미터와 2나노미터 세대 간 격차가 SRAM 밀도에서 두 자릿수 미만의 개선만produced했다고 말했습니다.
분석 기업 테크인사이트스의 부회장인 댄 허치슨은 MIT 테크놀로지 리뷰에 나노스택 접근 방식이 “트랜지스터 스케일링을 계속하기 위한 로드맵에 또 다른 10~15년을 추가한다”고 말했습니다.
여전히 과제가 남아 있습니다. 카오는 레이어 적층이 제조 결함을 복합적으로 발생시킨다고 지적했습니다. 즉, 한 층이라도 실패하면 전체 칩이 손실됩니다. 열 관리도 또 다른 제약 사항인데, 상부 레이어를 제작할 때 하부의 연결이 손상되어서는 안 되기 때문입니다. IBM은 저온 공정 방법을 비공개로 유지하고 있습니다.
투자자들은 라이선싱 논의에 대한 단서가 있는지 확인하기 위해 IBM의 다음 분기 실적 발표를 주시할 것입니다.
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자주 묻는 질문
IBM의 나노스택 칩 아키텍처란 무엇인가요?
나노스택은 두 개의 결합된 실리콘 웨이퍼 위에 트랜지스터를 수직으로 적층하고 계단식으로 배치하는 3차원 트랜지스터 설계로, 2021년 IBM의 2나노미터 칩 대비 트랜지스터 밀도를 두 배로 높였습니다. IBM은 이 설계가 최대 50% 더 높은 성능 또는 70% 향상된 에너지 효율을 제공할 것으로 전망합니다.
IBM의 1 나노미터 미만 칩은 언제 출시되나요?
IBM 반도체 R&D 리더십의 언론 브리핑 발언에 따르면, 상업적 생산은 5년 이내에 시작될 수 있으며, 광범위한 보급은 10년 이내에 이루어질 것으로 예상됩니다.
IBM이 이러한 칩을 자체적으로 제조하나요?
아니요. IBM은 칩 기술을 파운드리 파트너에 라이선스하는 연구 기관입니다. IBM의 이전 나노시트 아키텍처는 TSMC, 삼성, 인텔이 채택했지만, IBM은 아직 1나노미터 미만 공정에 대한 제조 파트너를 발표하지 않았습니다.
한나 콜리모어
한나는 암호화폐 분야에서 거의 10년 간의 블로그 작성 및 이벤트 리포팅 경험을 가진 작가이자 편집자입니다. 크립토폴리탄에서 한나는 뉴스 페이지에 기여하며 DeFi, RWA, 암호화폐 규제, AI 및 프론티어 테크 산업의 최신 동향을 보도하고 분석합니다. 그녀는 아카디아 대학교에서 경영학 학위를 취득했습니다.
